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Japanese version: インテル® Stratix® 10 FPGA Eタイルのイーサネット・ハードIPのコンフィグレーション
Altera
このオンライン・コースでは、インテル® Stratix® 10 FPGA MX/TX Eタイル内のイーサネット・ハードIPブロックをカスタマイズする際に使用するIPコアについて紹介します。コースでは、まず、コアのさまざまなコンフィグレーションのサポートされているオプションについて説明します。次に、機能の中で、ターゲットのデザイン用にコアをカスタマイズする際に選択できるものについて明らかにします。最後に、パラメーター・エディターの使い方について説明します。このパラメーター・エディターは、インテル® Quartus® Prime ProのIP Catalog内にあり、それを使用して上述したカスタマイズを実行します。
